Laporan Akhir 1 Modul 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

Laporan Akhir Percobaan 1 

(Asynchronous Binary Counter 4 bit dengan 4 J-K Flip Flop)

1. Jurnal[Kembali]

2. Alat dan bahan[Kembali]

 A. Alat dan Bahan (Modul De Lorenzo)

        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 

            3. Panel DL 2203C 

            4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

      

    B. Alat dan Bahan (Proteus)

1.  IC J-K Flip Flop (74LS112)

Tabel Kebenaran J-K Flip Flop

Kelebihan JK Flip-flop adalah tidak adanya kondisi terlarang atau yang berarti di beri berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluarannya / outputnya. berikut adalah symbol dan tabel kebenaran dari JK Flip-Flop.

      2. Power DC

         3. Switch (SW-SPDT)

         4.  Logicprobe atau LED

3. Rangkaian Simulasi[Kembali]

4. Prinsip Kerja[Kembali]

↪Prinsip kerja percobaan 1 Asynchronous Binary Counter 4 bit dengan 4 buah IC J-K Flip flop yaitu saat input T- flip flop (input J dan K disatukan) pada JK flip flop dihubung power, maka output IC akan mengalami kondisi toogle. Tetapi, karena lC JK flip flop memiliki input clock, dan dihubungkan ke clock juga maka Output toogle pada masing-masing IC akan berubah sesuai dengan keadaan  aktifnya, dimana ia akan aktif saat fall time (kondisi aktif low).

↪Pada pengendalian clock percobaan 1, clock hanya dihubungkan pada JK Flip flop pertama yang bertindak sebagai input, sehingga saat T Flip-plop dihubung power dimana dia bersifat rise time, maka untuk output yang dihasilkan pada JK Flip Flop adalah mulai dari nol. Ini juga berlaku pada JK flip flop kedua sampai Keempat, dimana untuk output yang dihasilkan dimulai dari 0 (tetap 0). Dengan demikian, dapat disimpulkan bahwa pada awalnya untuk  output percobaan dimulai dari nol. 

↪Saat Clock dalam kondisi fall time, maka output JK flip Flop pertama akan berubah dan naik bilangan binernya ke 1, sedangkan pada JK Flip flop kedua tidak terpengaruh apapun karena input clock IC kedua diperoleh dari output JK flip flop pertama sehingga clock IC kedua dalam kondisi rise time sehingga output IC kedua berlogika 0, begitupun seterusnya pada IC ketiga dan ke empat dimana untuk inputnya sendiri dalam kondisi rise time, sehingga diperoleh outputnya secara bergiliran dan bergantian mengalami kenaikan atau penurunan pada bilangan binernya, yang bergantung pada flip flopnya.

5. Video Percobaan[Kembali]

6. Analisis[Kembali]

1. Analisa Output percobaan berdasarkan IC yang digunakan?

Jawab :

↳Pada percobaan 1 ini, menggunakan IC dengan 4 buah JK Flip Flop tipe 74LS112. Pada rangkaian ini, posisi IC nya adalah disusun horizontal. IC tipe 74LS112 terdiri dari 5 inputan yaitu J, K, S (set), R (reset), dan Clock, serta memiliki 2 output yaitu Q dan Q'. Untuk input S dan R dihbungkan ke SW-SPDT, untuk J dan K dihubungkan ke power supply , dan untuk clk dihubungkan ke sinyal clock. Input clock ini hanya dihubungkan ke JK Flip Flop yang pertama, sedangkan untuk input clock JK Flip Flop kedua sampai keempat berasal dari output Q JK Flip Flop sebelumnya.

↳Setiap JK Flip Flop pada rangkaian itu, membentuk rangkaian T Flip Flop berlogika 1 sehingga ouput dari IC JK Flip Flop bersifat toggle. Sedangkan untuk clock sendiri bersifat fall time. Saat clock dalam kondisi fall time, maka output JK Flip Flop yang awalnya 0 akan mengalami perubahan kenaikan nilai menjadi 1, sedangkan untuk Flip Flop kedua tidak mengalami pperubahan karena dalam kondisi rise time dimana ouputnya berlogika 0, begitupun untuk kedua dan ketiga.

↳Dengan demikian, pada timing diagram akan terjadi delay time pada setiap perubahan output. Ini terjadi karena input IC kedua tergantung pada output IC pertama dan begitu seterusnya. Untuk IC pertama (H0) kana berubah saat fall time clock pertama, IC kedua (H1) berubah saat kelipatan fall time IC pertama, dan IC ketiga (H2) berubah saat kelipatan fall time IC kedua, dan IC keempat (H3) berubah saat kelipatan fall time IC perta ketiga (saat fall time clock ke 8). Maka pada percobaan ini terjadi kenaikan pencacah nilai biner 4 bit, dimana kenaikannya mulai dari 0000, 0001, sampai 1111, yang dalam desimal dapat dikalkulasikan kenaikannya mulai dari 0 sampai ke 15.

2. Analisa sinyal ouput yang dikeluarkan JK Flip Flop kedua dan ketiga?

Jawab:

↳Pada output JK Flip Flop yang kedua, untuk nilainya diperoleh dari input CLK yang sumbernya langsung dar sumber clock. Karena input R dan S dari JK Flip Flop bernilai 1 menyebabkan kedua input pada JK Flip Flop yang kedua tidak aktif, karena dia akan aktif saat menerima tegangan low (berlogika 0). Output JK Flip Flop yang kedua akan berubah saat kondisi fall time, yaitu saat sinyal clock berubah dari 1 ke 0. Output JK Flip Flop kedua aka berubah saat input pada output JK Flip Flop pertama menjadi fall time dan kemudian mengalami delay time, sehingganya output dari kelipatan fall time clock pertama menjadi input kedua.

↳Untuk input JK Flip Flop ketiga berasal dari output JK Flip Flop kedua. Prisnsipnya sama denga JK Flip Flop kedua, dimana output pada JK Flip Flop ketiga akan berubah saat kondisi fall time. Keluaran sinyal JK Flip Flop ketiga berubah dari kelipatan fall time clock kedua, sehingga sinyal output JK Flip Flop kedua dan ketiga terjadi secara bergilir.

7. Download[Kembali]

• File HTML klik disini
• File Datasheet IC 74LS112 klik disini
• File Gambar Rangkaian klik disini
• File Video Percobaan klik disini