Laporan Akhir 1 Modul 2





1. Jurnal[Kembali]

  
2. Alat dan bahan[Kembali]

    A. Alat dan Bahan (Modul De Lorenzo)
        
        1. Jumper

Gambar 1. Jumper

            2. Panel DL 2203D 
            3. Panel DL 2203C 
            4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
      
    B. Alat dan Bahan (Proteus)

        1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112


        2. IC 7474 (D Flip Flop)
Gambar 4. IC 7474


           3. Power DC
Gambar 5. Power DC


           4. Switch (SW-SPDT)
Gambar 6. Switch

          5.  Logicprobe atau LED
Gambar 7. Logic Probe

3. Rangkaian Simulasi[Kembali]

Gambar 9 Rangkaian Pada Modul De Lorenzo

Gambar 10 Rangkaian pada Proteus

4. Prinsip Kerja[Kembali]
⇉ Pada rangkaian percobaan 1 ini, digunakan jenis IC 74LS112 dan IC 7474. Pada IC 74LS112, kaki R (reset) dihubungkan ke B0 dengan inputan 1, kaki S (set) dihubungkan ke B1 dengan inputan 1, kemudian untuk kaki J dihubungkan ke B2 dengan inputan 0, kaki clk dihubungkan ke B3 dengan inputan 1, dan kaki K dihubungkan ke B4 dengan inputan B4. Untuk outputnya sendiri adalah Q  yang dihubungkan ke H7 dan Q' yang merupakan komplemen dari Q dan dihubungkan ke H6. Sedangkan pada IC 7474, kaki D dihubungkan ke B5 dengan inputan 0 dan kaki clk dihubungkan ke B6 dengan inputan 1. Untuk outputnya sendiri adalah Q yang dihubungkan ke H4 dengan input 0 dan Q' yang dihubungkan ke H3. Apabila rangkaian dijalankan maka untuk hasil outputnya sendiri adalah bernilai 0 untuk Q dan 1 untuk Q'. Hal ini disebabkan karena clk bersifat active low, dimana ia akan aktif saat berlogika 0. Sedangkan pada rangkaian ini, clk nya diberi masukan 1 sehingga clknya tidak aktif dan menghasilkan keluaran berupa 0.
⇉ Pada percobaan ini, juga divariasikan beberapa kondisi. Adapun kondisi-kondisi tersebut adalah:
  • Saat B0=0, B1=1, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=0 dan Q'=1.
  • Saat B0=1, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output pada J-K Flip Flop 1 dan pada D Flip Flop juga 1. Ini dikarenakan pada rangkaian ini dia aktif low, dan diberi inputan berupa 0, maka akan membuat rangkaiannnya mengeluarkan output sebesar 1.
  • Saat B0=0, B1=0, B2=don't care, B3=don't care, B4=don't care, B5=don't care, dan B6=don't care, maka dihasilkan output yang sama pada J-K Flip Flop dan D Flip Flop  dimana Q=1 dan Q'=1. Kondisi ini dinamakan kondisi terlarang, karena Q dan Q' memiliki nilai yang sama yaitu 1. Seharusnya untuk nilai Q dan Q' itu berlawnana satu sama lain, tteapi pada kali ini, dia memiliki nilai yang sama. Oleh sebab itulah kondisi ini disebut kondisi terlarang. Kondisi ini juga disebut sebagai kondisi tidak stabil..
  • Saat B0=1, B1=1, B2=0, B3=toggle, B4=0, B5=0, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
  • Saat B0=1, B1=1, B2=0, B3=toggle, B4=1, B5=1, dan B6=⇨, maka dihasilkan output pada J-K Flip Flop adalah Q=0 dan Q'=1, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
  • Saat B0=1, B1=1, B2=1, B3=toggle, B4=0, B5=don't care, dan B6=0, maka dihasilkan output pada J-K Flip Flop adalah Q=1 dan Q'=0, sedangkan pada D Flip Flop nilai yang diperoleh adalah  Q=0 dan Q'=1.
  • Saat B0=1, B1=1, B2=1, B3=toggle, B4=1, B5 dan B6 diputus, maka dihasilkan outputadalah toggle, dimana ia berlawanan dengan ouput sebelumnya. Dimana sebelumnya outputnya adalah Q=1 dan Q'=0. Tetapi setelah dia bersifat toggle, maka untuk outputnya yang dihasilka adalah Q=0 dan Q'=1.
⇉ Kondis dan keadaan yang ada pada percobaan sudah sama dengan dengan kondisi sebenarnya, dimana datanya sudah sesuai dengan tabel kebenarannya.

5. Video Percobaan[Kembali]



6. Analisis[Kembali]
1) Bagaimana jika B0 dan B1 sama- sama diberi logika 0, apa yang terjadi pada rangakaian?
 Jawab :
    Apabila B0 dan B1 sama-sama bernilai 0, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1.     Kondisi ini disebut kondisi terlarang dimana keadaannya tidak stabil. Untuk nilai Q=1 dan Q'=1 ini        didapatkan karena rangkaiannya bersifat aktif low dimana ia akan aktif saat diberi masukan 0. Oleh        sebab itu, outputnya bernilai satu. Jadi kondisi ni disebut kondisi terlarang dimana kondisinya tidak        stabil.

2) Bagaimana jika B3 diputuskan/tidak dihubungkan pada rangkaian, apa yang terjadi pada rangkaian?
Jawab :
 Apabila B3 diputuskan/tidak dihubungkan maka hal itu berpengaruh terhadap J-K Flip Flop. Ini    disebabkan karena yang terhubung ke clock pada J-K Flip Flop adalah B3. Apabila input dari J dan K divariasikan, maka tidak akan mengalami perubahan pada outputnya, karena nilai untuk J-K Flip Flop dipengaruhi oleh clock. Tetapi, nilai J-K Flip Flop bergantung pada nilai set dan reset sesuai dengan sifat inputnya yaitu aktif low. Sehingga jika inputnya bernilai 0 maka outputnya bernilai 1, dan jika inputnya bernilai 1 maka outputnya bernilai 0. Dan untuk D Flip - Flop sendiri tidak berpengaruh, karena clocknya masih ada.

3) Jelaskan apa yang dimaksud dengan ondisi toggle, not change dan kondisi terlarang pada Flip - Flop?
Jawab :
Kondisi toggle
Merupakan kondis yang terjadi saat input J dan K bernilai 1 dimana input J = 1 dan K = 1. Maka untuk outputnya berubah-ibah. Untuk nilai ouput yang berubah-ubah inilah yang disebut dengan toggle. Kondisi toggle juga disebut situasi dimana Flip - Flop memiliki keluaran yang berganti - ganti, contohnya jika outputnya Q = 1 dan Q' = 0, pada togglenya akan berlaku pergantian sehingga outputnya menjadi Q = 0 dan Q'=1. Jadi kondisinya adalah berubah.
Kondisi not change
Merupakan kondisi pada Flip - Flop dimana Flip - Flop akan mempertahankan kondisi sebelumnya atau tidak mengalami perubahan. Contohnya, jika output Q =1 dan Q'=0 maka Q'=0 tidak mengalami perubahan. Kondisi ini terjadi ketika inputnya sama - sama berlogika 0 dimana output yang dihailkan sama dengan output pada percobaan ssebelumnya.
Kondisi terlarang
Merupakan kondisiyang terjadi jika output yang dihasilkan sama sma 1 yaitu Q=1  dan Q'=1. Ini disebut terlarang karena nilai QVdan Q' seharusnya bernilai berlawanan. Kondisi ini sebaiknya dihindari karena dapat meruska alat saat disimulasikan maupun diaplikasikan.

7. Download[Kembali]








Tidak ada komentar:

Posting Komentar

Langganan: Postingan (Atom)

  BAHAN PRESENTASI UNTUK MATAKULIAH ELEKTRONIKA 2020 OLEH Lara Adrosa Marjuita 2010951014 Dosen Pengampu Dr. Darwison, MT Referensi a. Darwi...

  • (tanpa judul)
      BAHAN PRESENTASI UNTUK MATAKULIAH ELEKTRONIKA 2020 OLEH Lara Adrosa Marjuita 2010951014 Dosen Pengampu Dr. Darwison, MT Referensi a. Darwi...
  • (tanpa judul)
     BAHAN PRESENTASI UNTUK MATAKULIAH KIMIA 2020 OLEH Lara Adrosa Marjuita 2010951014 Dosen Pengampu Dr. Darwison, MT Referensi Chang, R. and G...